@xiaoxd97
Xiao 暂无简介
一个从零开始写的极简、非常易懂的RISC-V处理器核。
Architecture and Verilog Implementation of 8-bits RISC CPU based on FSM. 基于有限状态机的8位RISC(精简指令集)CPU(中央处理器)简单结构和Verilog实现。