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闵荒先锋 暂无简介
FPGA工程,在这个工程里实例化了SRIO控制器,实现DSP与FPGA通过SRIOx4链路通信,数据从DSP写入到FPGA外接的DDR中并读回。
针对xilinx xapp1251中给出的axi转jtag IP核进行测试,vivado环境为2019.1。