# time

**Repository Path**: xianwu/time

## Basic Information

- **Project Name**: time
- **Description**: verilog时钟实现
- **Primary Language**: Unknown
- **License**: GPL-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 2
- **Forks**: 0
- **Created**: 2021-06-01
- **Last Updated**: 2022-01-24

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

1、计时闹钟计数模块	60进制计数器，24进制计数器（结构见图1）
2、模式控制模块	mode按钮在计时和闹钟之间切换；select按钮在设置小时和分钟切换；当设置时发出长按短按设置时间的效果。
3、整点报时+闹钟铃声	功能见图3
4、分频模块+显示控制模块+系统整合	输入1khz，输出1hz、4hz、10hz
5、数码管显示时分秒及闹钟的时分，根据模式控制模块中的mode_cnt