# openrv

**Repository Path**: machineyang/openrv

## Basic Information

- **Project Name**: openrv
- **Description**: No description available
- **Primary Language**: Verilog
- **License**: Apache-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2022-01-02
- **Last Updated**: 2024-05-31

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# openrv

#### 介绍
本处理器软核设计是5，目的用于学习risc-v指令集架构和微架构。
#### 软核架构说明
先挖坑，后面补


#### 安装教程

1. 需要安装iverilog、vvp、gtkwave轻量级工具对verilog rtl处理器代码或testbench进行编译和仿真；
2. 需要安装riscv32编译器对软件测试代码进行编译。

#### 使用说明

1. 编译软件测试代码
   cd openrv/software
   make
2. 拷贝生成的机器指令码到仿真路径
   cp inst_rom.data ../hardware/test_bench/
3. 编译软核并仿真
   cd openrv/hardware/test_bench
   make
   make wave
4. 查看仿真波形及结果
   最终结果大多是在regfile的寄存器变化体现
   可通过对regfile中的三个信号线变化观测最终仿真结果

![输入图片说明](https://images.gitee.com/uploads/images/2022/0115/151658_b590e4f5_1952424.jpeg "IMG_8242.JPG")

从上图可观测到 寄存器地址waddr、写入的数据值wdata、是否写行为we的状态与软件测试代码一致符合要求。

#### 参与贡献


#### 特技