# 八位RSIC_CPU RTL级设计 

**Repository Path**: hyydf/RISC_CPU-RTL-design

## Basic Information

- **Project Name**: 八位RSIC_CPU RTL级设计 
- **Description**: 设计一个简单的8位CPU，设计一个测试文件对CPU进行RTL级验证，测试CPU的功能是否正确。编写的cpu_test.v，用5个CPU测试文件：CPUtest1.dat，CPUtest2.dat，CPUtest3.dat，CPUtest4.dat，CPUtest5.dat测试CPU的各项功能。其中第一个第二个测试各个opcode功能是否正常，第三个为斐波那契额数列，第四个为乘法器，第五个为阶乘器。
- **Primary Language**: Verilog
- **License**: GPL-3.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2022-11-05
- **Last Updated**: 2022-11-05

## Categories & Tags

**Categories**: Uncategorized

**Tags**: RSIC-CPU

## README

# 八位RSIC_CPU RTL级设计 

#### 介绍


ASIC课程实验，八位CPU的RTL设计的源码。
cells_lib为各个module。linux下用批处理文件run.f运行，运行结果在运行结果文件夹里。
编写的cpu_test.v，用5个CPU测试文件：CPUtest1.dat，CPUtest2.dat，CPUtest3.dat，CPUtest4.dat，CPUtest5.dat测试CPU的各项功能。其中第一个第二个测试各个opcode功能是否正常，第三个为斐波那契数列，第四个为乘法器，第五个为阶乘器。

作者ID：会咬鸢的风(CSDN/github)，欢迎学习交流。