# NEUQ计算机组成原理课设

**Repository Path**: Xuan_945/jsjzcyl

## Basic Information

- **Project Name**: NEUQ计算机组成原理课设
- **Description**: 计算机组成原理课程设计
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 5
- **Forks**: 0
- **Created**: 2023-02-14
- **Last Updated**: 2025-01-03

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# 设计要求
### 独立设计并实现一个电路模块和一款具有哈佛结构的32位标量处理器，该处理器兼容MIPS32 release 1指令集架构，具有5级静态流水，考虑流水线停顿、延迟槽、控制相关、数据相关、结构相关等（具体要求见下面的“内容安排”）

# 结构图和仿真
![32位加法器结构图](/figure/32bitAdder.png)

![5级流水CPU](/figure/5flowCPU.png)

![32位加法器仿真结果](/figure/32bitAdderResult.png)

![5级流水CPU仿真结果1](/figure/5flowCPUResult1.png)

![5级流水CPU仿真结果2](/figure/5flowCPUResult2.png)

![5级流水CPU仿真结果3](/figure/5flowCPUResult3.png)

# 内容安排： 
### 1.电路模块设计：
### 用Verilog实现一个电路模块。
### 2.流水线CPU设计。至少实现21条指令ADD、SUB、OR、AND、XOR、NOR、SLT、SLTU、SLL、SRL、SRA、LUI， ADDU、ADDIU、SUBU、LW、SW、BEQ、BNE、JAL、JR。
# 要求如下：
### （1）	CPU微结构为静态5级流水。
### （2）	实现MIPS架构的延迟槽技术，延迟槽可以是任意指令。
### （3）	控制相关由分支指令造成，通过延迟槽技术可以完美解决。
### （4）	结构相关即某一级流水停顿了，会阻塞上游的流水级。
### （5）	要求仿真运行测试程序通过。
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## 本项目完成的题目为32位超前进位加法器和五级流水CPU