# interface_control

**Repository Path**: Jiawei_Ye/interface_control

## Basic Information

- **Project Name**: interface_control
- **Description**: verilog实现vga接口
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2022-08-28
- **Last Updated**: 2022-09-15

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# 命名规范
* 下划线命名法
* 模块的端口输入`I_xxx`，输出`O_xxx`
* 使能信号`_en`（读信号`_ren`，写信号`_wen`）的低有效`_n`，高有效`_p`
* 读地址`_ra`，写地址`_wa`；读数据`rd`，写数据`_wd`